建議能有教材上範例程式碼或指定課題 執行測試模擬結果 發表在個人的 blogger 上 .並可把討論過程 或 錯誤結果 記錄下來....
有比較完整, 正確, 創新 的研究成果的同學, 可獲得較高的學期成績.....
2007年3月26日 星期一
2007年3月19日 星期一
期末三階段實作與報告繳交
請修課同學期末結束以前 準備:
1. 第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告.
2. 第二階段: 除法機 修改為 乘法機 之混合模式設計, Verilog 程式設計, 口試, 書面報告.
3. 第三階段: 除法機 修改為 乘法機 之結構模式設計, Verilog 程式設計, 口試, 書面報告.
1. 第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告.
2. 第二階段: 除法機 修改為 乘法機 之混合模式設計, Verilog 程式設計, 口試, 書面報告.
3. 第三階段: 除法機 修改為 乘法機 之結構模式設計, Verilog 程式設計, 口試, 書面報告.
課程中會用到的範例程式碼 Verilog
按滑鼠右鍵, 選 [另存目標] 到硬碟目錄, 再點選執行 解壓縮......(266KB, 自我解壓縮執行檔)
http://aries.dyu.edu.tw/~cschen/CODA/verilog.exe
http://aries.dyu.edu.tw/~cschen/CODA/verilog.exe
DIVB_2 模擬練習
請同學將 範例程式中 ch4 目錄內 divb_2.v 的程式碼以 SnaptiCAD 模擬, 熟悉瞭解 ASM, Verilog 語法, 模擬結果等.....請同學參考 圖 2-17 及相關課程內容介紹....
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